工具实战
Layout EAD 实时提取版图寄生参数（三）：EMIR 检查
延续前两篇 EAD 参数提取流程，介绍如何结合 Spectre/APS 仿真数据完成 EMIR 检查，包括创建 Electrical Dataset、运行 EM 分析、查看 IR Drop 并将结果反标到电路中。
工具实战
Layout EAD 实时提取版图寄生参数（二）：参数设置
介绍 Layout EAD 启动后的基础配置流程，包括 Process 工艺角、EM 数据源、Layer Mapping、提取模式和多线程等参数设置，并说明如何保存 ini 配置后执行寄生提取。
工具实战
Layout EAD 实时提取版图寄生参数（一）：输入文件
作为 Layout EAD 系列第一篇，本文聚焦工艺文件准备：从 ICT、qrcTechFile 到 eadTechFile，逐步说明转换命令、关键参数与常见应用场景。
扩展开发
分享一个辅助工艺迁移的 Cadence SKILL 脚本
分享一个用于工艺迁移的 Cadence SKILL 脚本，通过 mapping file 批量替换库、器件、视图和参数，减少手动 porting 的重复操作与出错风险。
扩展开发
如何解决 “LVS 验证时 Source 端网表未定义 SUBCKT” 的问题
遇到 LVS 提示 Source netlist 缺少 SUBCKT 定义时，通常是 CDL 网表没有包含 PDK 的器件定义文件。本文介绍问题原因、include 文件添加方式，以及如何保存为可复用配置。